あまりにめまぐるしいAI半導体の技術進歩。その最前線で何が競われているのかを解説する。

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　脳の神経回路を模したニューラルネットワーク演算（積和演算と呼ばれる掛け算と足し算の回路）を高速で行うAI（人工知能）半導体チップ。その性能や電力効率の向上をめぐって、激しい技術競争が繰り広げられている。

　AI半導体で圧倒的なシェアを誇る米エヌビディアの最新GPU（画像処理半導体）「ブラックウェル」は、同社が製造委託するファウンドリー（受託製造）企業の台湾TSMCの4ナノメートル系プロセス（ナノは10億分の1）で製造され、次世代の「ルービン」は同社の3ナノプロセスを採用する。一方で、TSMCは昨年末、2ナノプロセスでの量産もスタートし、アップルなどが採用する見通しだ。

　ところで、「3ナノプロセス」や「2ナノプロセス」といっても、実際の回路寸法のことではない。3ナノプロセスのチップ上にはどこにもそのサイズはなく、最も小さな寸法でさえ、13〜12ナノメートル止まりである。なぜ3ナノなのか。「ファウンドリー」と呼ばれる製造受託メーカーが勝手にそう呼んでいるだけなのだ。それでも集積度は進化している。どういうことか。

　半導体技術は、「半導体チップに集積されるトランジスタ数は18〜24カ月で倍増する」という「ムーアの法則」とともに進化し、回路線幅を微細化することで集積度を上げてきた。かつては22ナノくらいまでは回路の最小寸法を正確に表していたが、16ナノ以降の「FinFET（フィンフェット）」と呼ばれる三次元トランジスタを用いた2013年ごろから変わりつつあった。

　トランジスタから配線までも三次元の立体構造に変えることで、単位面積当たりの集積度を上げる方向へ変化したのである。配線寸法を微細にすることに物理的な限界に来ていたからだ。台湾の半導体産業の論客の一人、イ…